claude-skill-verilog - Verilog/SystemVerilog 代码规范与 Verilator 工作流指南
提供 Verilog 与 SystemVerilog 的代码规范、Yosys 综合兼容性规则以及 Verilator 代码检查与仿真工作流指南。
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更新于: 2026-09-23能力
典型输入
典型输出
该技能可以做什么
- 指导 Verilog 与 SystemVerilog 代码编写
- 应用定点数 Q 记法规范
- 分离组合逻辑与时序逻辑
- 检查 Yosys 综合兼容性
- 配置 Verilator 检查与仿真
- 实现跨时钟域与状态机模式
输入
- Verilog 源文件（.v、.vh）
- SystemVerilog 源文件（.sv、.svh）
- 测试平台文件
输出
- Verilator 代码检查报告
- 仿真二进制文件与 FST 波形
- 可综合的 RTL 代码
要求
- Verilator 工具链
- Yosys 综合工具链