logic-synthesis - RTL 到门级网表的逻辑综合
从 RTL 到门级网表执行逻辑综合，包括 SDC 约束验证、编译与优化、网表质量检查及 LEC 等价性验证。
标签
更新于: 2026-06-30能力
典型输入
典型输出
该技能可以做什么
- 验证 SDC 时序约束
- 运行编译探索
- 执行最终综合编译
- 检查网表质量
- 运行 LEC 等价性验证
- 生成综合签核报告
- 解析 Yosys 综合日志
- 生成 PD 交付包
输入
- RTL 设计文件
- SDC 约束文件
- PDK 或工艺库
- EDA 综合工具（Yosys / Design Compiler / Genus / Fusion Compiler）
- 综合知识库文件
输出
- 已验证的 SDC 文件
- 门级网表（.v）
- 时序报告（建立与保持）
- 面积报告
- 功耗报告
- LEC 等价性报告
- 网表 QC 检查清单
- PD 交付包
要求
- Bash 执行环境
- 文件读写权限
- 至少安装一种 EDA 综合工具（Yosys / Design Compiler / Genus / Fusion Compiler）
- RTL 源文件可用