logic-synthesis - RTL 到门级网表的逻辑综合逻辑综合RTL门级网表ASIC★ 207 · 更新于 2026-06-30从 RTL 到门级网表执行逻辑综合,包括 SDC 约束验证、编译与优化、网表质量检查及 LEC 等价性验证。⚙ 验证 SDC 时序约束⚙ 运行编译探索⚙ 执行最终综合编译